Application of SVAN static analysis tool on open RTL benchmarks

[Применение инструмента SVAN статического анализа описаний аппаратуры для верификации открытых тестовых наборов]

S. M. Panova^ab, S. A. Smolov^ab, M. M. Volkova<sup>ab

a</sup> Plekhanov Russian State University of Economics
^b Ivannikov Institute for System Programming of the RAS

Аннотация: В статье представлены результаты экспериментального анализа инструмента SVAN статического анализа описаний цифровой аппаратуры на языках Verilog и SystemVerilog. Инструмент разрабатывается в ИСП РАН и предоставляет средства формального и эвристического анализа HDL-описаний, нацеленные на выявление синтаксических ошибок, нарушений стиля оформления кода, проблем безопасности. Эксперименты, проведенные на описаниях из открытого тестового набора hdl-benchmarks, демонстрируют более высокую эффективность SVAN в сравнении с открытым инструментом Verilator и проприетарным инструментом Synopsys VCS. В частности, SVAN обнаружил на 73% больше типов ошибок и на 23-25% больше ошибок в целом. Ключевые преимущества инструмента SVAN состоят в более высоком уровне локализации ошибок и развитой типологии ошибок. К выявленным недостаткам инструмента SVAN относится ограниченная поддержка RTL-моделей, в которых используется несколько языков описания. Полученные результаты подчеркивают потенциал SVAN как конкурентоспособного инструмента статического анализа в области автоматизации проектирования цифровой аппаратуры.

Ключевые слова: статический анализ, RTL-модель, HDL-описание, анализатор SVAN, языки описания аппаратуры Verilog, SystemVerilog, функциональная верификация, обнаружение ошибок, открытый тестовый набор.

Язык публикации: английский

DOI: 10.15514/ISPRAS-2025-37(5)-10